剛開始摸索430F55系列，我也是菜鳥一名，折騰了兩天它的時鐘系統(tǒng)，總算自認(rèn)為有點眉目。想到入門不易，趁熱把我的一些體會分享一下。菜鳥才疏學(xué)淺，如有不妥之處，請務(wù)必指出。

DCO

        5系列中比149多了個FLL——鎖頻環(huán)，初學(xué)者對著他確實有點頭疼。另外，還有一個名為DCOCLKDIV的時鐘源，它只是由DCOCLK分頻而得，但請謹(jǐn)記：

        ·PUC后MCLK和SMCLK的默認(rèn)時鐘源并不是DCOCLK，而是DCOCLKDIV！頻率是DCOCLK的二分之一！

        ·DCOCLKDIV的分頻值為D，由FLLD所確定，PUC后D默認(rèn)為2，所以DCOCLKDIV的頻率是DCOCLK的二分之一。

        如果把鎖頻環(huán)關(guān)閉不用的話，這樣的DCO和1xx系列的幾乎沒有區(qū)別，只要配置好DCO，MOD,和DCORSEL就行了。

        這里主要說一下這個FLL：

        ·PUC后FLL默認(rèn)為工作

        ·置位SR中的SCG0或SCG1和將其禁止。

        FLL的主要作用是穩(wěn)定DCO，利用它硬件可以自動地配置DCO和MOD，使得DCO比以往更加穩(wěn)定，也就是說DCO和MOD都不用我們用戶去操心，即使你配置了它，F(xiàn)LL也會去改變它。那么，這里出現(xiàn)了一個需要注意的問題?。?p>

        ·使用FLL時還需配置DCORSEL！

        根據(jù)DCO目標(biāo)值的范圍來配置DCORSEL，若目標(biāo)值超出DCORSEL所規(guī)定的范圍，那你所得到的fDCO將不會是所計算的值。詳細(xì)每個值對應(yīng)范圍請參閱datasheet。

        ·FLL具有它的時鐘FLLREFCLK，默認(rèn)為TX1LF提供，TX1失效自動轉(zhuǎn)為REFCLK。

        ·TX1一般外接32768Hz晶振，所以TX1LF模式的頻率為32768Hz。

        ·REFOCLK為低頻修正內(nèi)部參考振蕩器，典型值為32768Hz。

        ·PUC后，TX1默認(rèn)是關(guān)閉的，也就是說FLLREFCLK是由REFOCLK提供，但不論哪個提供，頻率都為32768Hz。

        接下來介紹fdco的計算式子，在user guide里面有給出：

        ·fDCOCLK= D × (N + 1) × (fFLLREFCLK÷ n)

        ·fDCOCLKDIV= (N + 1) × (fFLLREFCLK÷ n)

        其中：

        ·D為DCOCLK分頻為DCOCLKDIV的分頻數(shù)，由FFLD確定，可取1,2,4,8,16,32，默認(rèn)值為2。

        ·N由FLLN確定，值取1-1023，最小值為1，如果寫0會被置位1，默認(rèn)值為31。

        ·n為FLLREFCLK的分頻值，游FLLREFDIV確定，可取1,2,4,8,12,16.默認(rèn)值為1。

        ·fFLLREFCLK默認(rèn)由REFOCLK提供，除非打開了TX1，但值都為32768Hz。

        這樣，我們就能計算出PUC后，fDCOCLKDIV的值為1,048,576Hz。所以MCLK和SMCLK的默認(rèn)頻率為1MHz，但應(yīng)注意的是：fDCOCLK的值是這個值得兩倍！也就是說PUC后DCOCLK的頻率為2MHz。

        所以，對于設(shè)置DCO頻率，使用FLL的確會方便和穩(wěn)定很多，根據(jù)目標(biāo)值頻率通過公式反推，一般fFLLREFCLK就是32768,n為1,D為2，這些值取默認(rèn)值就好，那么我們只要計算出N，只要N的值落在了1023之內(nèi)，它就符合范圍，而且一般都不會超出的。那么只要設(shè)置好DCORSL和FLLN，我們就可以得到想好的DCO頻率了。但一定要記?。?p>

        ·MCLK和SMCLK的默認(rèn)時鐘源是fDCOCLKDIV!是(N + 1) × (fFLLREFCLK÷ n)！

        根據(jù)以上兩條公式，我將DCOCLK和DCOCLKDIV的關(guān)系理解為，fFLLREFCLK，N，n，這三個值確定了DCOCLKDIV，而DCOCLK則是在DCOCLKDIV的基礎(chǔ)上乘上了D，是DCOCLKDIV確定了DCOCLK。

        關(guān)于XT1LF和REFOCLK，雖說它們兩個都是32768Hz，不過如果PUC后不處理XT1，而讓ACLK和FLLREFCLK的時鐘源自動轉(zhuǎn)為REFOCLK，那么XT1LFOFFG（XT1晶振失效標(biāo)志位（低頻模式））將會一直被置位，而OFIFG也跟著一直置位。

        所以，解決辦法無非是兩種：

        1.操作簡單的方法，重新配置ACLK和FLLREFCLK的時鐘源，一般就是將它們的源取為REFOCLK。只需兩行代碼：

   UCSCTL3 |= SELREF_2;                      // Set DCO FLL reference = REFO

  UCSCTL4 |= SELA_2;                        // Set ACLK = REFO

        2.打開XT1LF，只要將XT1成功起振，并成功取為時鐘源，TX1LFOFFG便不會被置位。因為ACLK和FLLREFCLK的時鐘源默認(rèn)就是XT1LF，所以我們只需（1）將XIN和XOUT的I/O口選為XIN和XOUT模式，使得晶振接通，（2）再將XT1OFF置0，打開晶體振蕩器，（3）配置XCAP，選擇好電容，一般TX1是32768Hz的話,電容取12pf,不過這個是默認(rèn)值，所以可以不配置。

  P5SEL |= BIT4+BIT5;                       // Port select XT1

  UCSCTL6 &= ~(XT1OFF);                     // XT1 On

  UCSCTL6 |= XCAP_3;                        // Internal load cap

        我測試過這兩種方法，第一種獲得的時鐘頻率，無論是ACLK還是MCLK和SMCLK，與目標(biāo)值有約百分之零點幾到一點幾的誤差，而且頻率有波動。而第二種使用了外部晶振，頻率非常接近目標(biāo)值，ACLK只相差了0.5Hz,而且非常穩(wěn)定，幾乎沒有波動。

        所以，我推薦在不考慮功耗和要求精確的情況下，盡量使用XT1LF。

        參照TI提供的例程，在設(shè)置DCORSEL和FLLN前，需要暫時禁止FLL，即將SR中的SCG0置位，然后再配置UCSCTL1和UCSCTL2，配置好后再將SCG0置0，如下：

  __bis_SR_register(SCG0);                // Disable the FLL control loop

UCSCTL1 = DCORSEL_5;                    // Select DCO range 16MHz operation

UCSCTL2 |= 249;                         // Set DCO Multiplier for 8MHz

// (N + 1) * FLLRef = Fdco

// (249 + 1) * 32768 = 8MHz

__bic_SR_register(SCG0);                // Enable the FLL control loop

        關(guān)于msp430f5529時鐘模塊的DCO的分享就到這里。感謝閱讀，若有疑問或錯誤，請留言指出。