2025年7月18日，在“第五屆RISC-V中國峰會”EDA分論壇上，中國科學院計算技術(shù)研究所特別研究助理，北京開源芯片研究院特別研究助理徐易難介紹了一種名為可綜合驗證方法（Synthesizable Verification Methodology, SVM）的新型方法，旨在通過將待測CPU設(shè)計(DUT)和參考模型(REF)都映射到硬件平臺上來加速RISC-V CPU驗證過程。

處理器驗證是芯片開發(fā)的瓶頸環(huán)節(jié)之一。數(shù)據(jù)顯示，2007年至今驗證工程師增長206%，驗證與設(shè)計工程師數(shù)量比為5:1，首次流片未成功的芯片項目占比達到86%，超過預(yù)期時間的芯片項目占比為75%。盡管投入大量資源，芯片驗證質(zhì)量和效率仍未達預(yù)期。

反觀RISC-V，有兩個發(fā)展趨勢：一是指令集復雜度提升，以RVA23 Profile為例，擁有33個必選擴展，830頁指令集手冊，相比2019年手冊篇幅翻倍；二是電路仿真速度慢 最常使用軟件仿真，但當處理器規(guī)模擴大，其仿真速度大幅下降。

此時問題來了：如何高效驗證？

基于硬件仿真平臺的處理器驗證加速是主流做法。硬件仿真平臺數(shù)量級地加速電路仿真，在此基礎(chǔ)上優(yōu)化DUT-REF整體速度。香山團隊長期維護 DiffTest 開源驗證框架，現(xiàn)已支持硬件仿真加速。

不過，DiffTest當前對復雜香山處理器的驗證加速效果并不理想。比如Cadence Palladium應(yīng)用效果，盡管已減少了99.8%的通信需求，仍未達到理想速度，且規(guī)?？蓴U展性差。

因此，中國科學院計算技術(shù)研究所選擇“可綜合驗證方法 ”(SVM)。另一種不同思路：可綜合硬件代碼實現(xiàn)所有的協(xié)同仿真驗證邏輯，完全實現(xiàn)為硬件邏輯后，原有驗證數(shù)據(jù)通信轉(zhuǎn)為片上連線，無開銷。

不過，實現(xiàn)SVM面臨三重挑戰(zhàn)，中國科學院計算技術(shù)研究所具有相關(guān)的關(guān)鍵技術(shù)：

第一，編碼層：指令語義復雜，如何確保硬件 REF 的正確性？

有 REF 通常為軟件指令集模擬器，設(shè)計簡潔、規(guī)整，保障可靠性，使用 C/C++ 提供的高層次數(shù)據(jù)結(jié)構(gòu)進行描述，使用更方便的編程方式，如封裝、抽象等，降低出錯風險。問題是，缺少支持可綜合 REF 的高效硬件描述方式。

語義代碼遷移技術(shù)是關(guān)鍵技術(shù)之一，思路是自動化轉(zhuǎn)換軟件 REF 中的關(guān)鍵指令集語義信息，支持指令功能、控制和狀態(tài)寄存器(CSR)、常量等語義信息自動遷移。

第二，架構(gòu)層：硬件實現(xiàn)約束多，如何確保硬件 REF 的執(zhí)行效率？

協(xié)同仿真驗證的指令吞吐取決于 DUT 和 REF 兩者中較小的那個。DUT 設(shè)計復雜，微結(jié)構(gòu)細節(jié)豐富，指令執(zhí)行效率高。REF 須設(shè)計簡潔以保障功能可靠，如何提升其執(zhí)行效率？

硬件參考模型(SRef)設(shè)計是關(guān)鍵技術(shù)之二，當 DUT 提交 N 條指令，SRef 執(zhí)行 N 條指令，對比結(jié)果。整體的架構(gòu)設(shè)計非常簡單，全流水、無阻塞。解決思路是利用 DUT 信息的推測執(zhí)行機制。

第三，運行時：硬件調(diào)試困難，如何提升 SVM 框架的可調(diào)試性？

軟件驗證框架支持斷言、錯誤日志、計數(shù)器等基本調(diào)試方式，但硬件環(huán)境缺乏對此的原生支持。解決思路是REF 可被轉(zhuǎn)換為獨立執(zhí)行的通用 CPU 用于調(diào)試。

本工作實現(xiàn)了一套面向RISC-V處理器的可綜合驗證工具鏈。徐易難表示，該SVM工具鏈即將整理開源。

兼容DiffTest1的用戶側(cè)接口，接管其仿真邏輯：

? 支持不同配置的處理器，如香山、果殼等

? 支持 RISC-V 指令集的 I、M、A、C、B 擴展指令

? 支持 RISC-V 指令集的 M、S、U 特權(quán)模式和對應(yīng)特權(quán)操作

? 支持自動解析 Spike 指令集模擬器源碼中的語義信息

根據(jù)實驗評估顯示，將 SVM 用于不同配置的香山、果殼處理器協(xié)同仿真驗證接近硬件平臺理想仿真速度。