圖1中的電路是超低功耗數(shù)據(jù)采集系統(tǒng)，使用了AD7091R 12位、1 MSPS SAR ADC和 AD8031 運算放大器驅(qū)動器，電路的總功耗低于5 mW，采用3 V單電源供電。

所選器件的低功耗和小封裝尺寸使得這種組合成為業(yè)界領先的便攜式電池供電系統(tǒng)解決方案，在這種系統(tǒng)中功耗、成本和尺寸極為關鍵。

當V_DD引腳為3 V時，AD7091R的電源電流典型值僅為350μA，遠低于目前市場上的任何ADC競爭產(chǎn)品。這意味著典型功耗約為1 mW。

AD8031僅需800μA的電源電流，電源電壓為3 V時的典型功耗為2.4 mW，在10 kHz模擬輸入信號下以1 MSPS的速率進行采樣時，系統(tǒng)總功耗低于5 mW。

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針對模擬信號，大多數(shù)SAR ADC需要合適的輸入緩沖器以獲得最佳性能。當內(nèi)部采樣保持開關從保持切換到采樣時，緩沖器可將信號源與ADC輸入產(chǎn)生的瞬變相互隔離。驅(qū)動ADC的緩沖器必須從該瞬變中恢復，并在ADC采集時間之內(nèi)建立至所需精度。這在信號源具有高阻抗，并且低失真和高信噪比極為關鍵的應用中尤為重要。因此，選擇合適的緩沖器運算放大器便成為該設計中極為重要的一個環(huán)節(jié)。

AD7091R是一款12位、快速、超低功耗、單電源供電ADC，集成2.5 V內(nèi)部基準電壓源。該器件可采用2.7V至5.25V電源供電。AD7091R的吞吐速率可達1MSPS。當輸入信號為10kHz、采樣速率為1MSPS時，該器件的總功耗約為2.3 mW。

在無需1MSPS采樣頻率的應用中，這一數(shù)字將下降，因為AD7091R的功耗與吞吐速率成正比，如表1所示。

可通過降低轉(zhuǎn)換器的吞吐速率而進一步降低功耗。表1顯示當電源為3 V且器件工作在普通模式下，AD7091R的典型功耗與吞吐速率的關系。

表1表示激活關斷模式后可減少的功耗。當AD7091R工作在較低的吞吐速率時，關斷模式對于大幅度降低電源需求極為有效。

AD7091R采用小型3 mm×2 mm、10引腳LFCSP或3 mm ×5 mm、10引腳MSOP封裝。兩款封裝與同類競爭解決方案相比，大幅度節(jié)省了空間。

AD8031是一款低功耗軌到軌輸入/輸出運算放大器，是非常適合AD7091R的驅(qū)動放大器。 AD8031采用2.7V至1 V電源供電，支持通過一個供電軌驅(qū)動兩個IC。AD8031帶寬為80MHz，壓擺率為30V/μs，達到0.1%精度的建立時間為125 ns。

當采用單電源工作時，AD8031的輸出可達負供電軌的20mV以內(nèi)。若需要0V輸入下的線性度，則AD8031需要一個額外的負電源(參考指南MT-035)。

圖1顯示了簡化電路圖。使用100 nF和10μF陶瓷電容可對IC電源引腳實現(xiàn)良好的接地去耦。將這些電容放置于盡可能靠近兩個IC的電源引腳的位置。

切記，該ADC的模擬輸入信號不能超過供電軌300 mV以上。如果信號超過此電平，內(nèi)部ESD保護二極管將呈正偏，并開始向基板內(nèi)傳導電流。二極管的最大導通電流為10 mA，該電流以下不會導致不可恢復的器件損壞。可通過在VIN和AD7091R的電源供電軌之間連接一對肖特基二極管達到保護的作用，如 指南MT-036 中所描述。

AD7091R集成了一個內(nèi)部2.5 V基準電壓。針對REF_IN/REF_OUT引腳的良好去耦可達到指定的性能。REFIN/REFOUT電容的典型值為2.2μF。注意可通過外部加載內(nèi)部基準電壓。

若使用了外部基準電壓，則該電壓范圍必須為2.7V至VDD，并且必須連接REFIN/REFOUT引腳。調(diào)節(jié)器旁路(REGCAP)去耦電容的典型值為1μF。

施加于V_DRIVE輸入的電壓控制串行接口的邏輯電平電壓。將該引腳連接至邏輯系列的電源電壓，該電源電壓與AD7091R數(shù)字輸出相連?？蓪_DRIVE設為1.8 V至VDD范圍內(nèi)的值。VDRIVE去耦電容的典型值為100nF，與10μF并聯(lián)。

若需忙碌指示功能，可在V_DRIVE和SDO引腳之間連接一個100kΩ的上拉電阻。

用于緩沖AD7091R模擬輸入的AD8031被配置成一個單位增益緩沖器。在運算放大器的輸出級后面連接一個單極點RC濾波器，以降低帶外噪聲。RC濾波器的截止頻率設為660kHz。然而，根據(jù)系統(tǒng)吞吐速率的要求，該參數(shù)可能有所不同。對于AD7091R未工作在最大吞吐速率下的系統(tǒng)，可降低濾波器的截止頻率。取決于模擬信號的輸入幅度和失調(diào)，可將AD8031運算放大器配置成提供增益、衰減和電平轉(zhuǎn)換，以匹配ADC模擬輸入范圍的輸入信號擺幅。

注意，采樣時轉(zhuǎn)換開始脈沖寬度 = 20 ns，V_DD =V_DRIVE = 3 V.

圖2和圖3表示電路的積分非線性(INL)和微分非線性(DNL)曲線。注意INL和DNL低于±1 LSB。

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圖4表示針對8192個樣本計算的FFT數(shù)據(jù)；采樣速率為1MSPS，模擬輸入頻率為10 kHz。SNR為70.44 dBFS。

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該電路必須構(gòu)建在具有較大面積接地層的多層印刷電路板(PCB)上。為實現(xiàn)最佳性能，必須采用適當?shù)牟季帧⒔拥睾腿ヱ罴夹g(請參考 指南MT-031、 指南MT-101以及CN-0247設計支持包中展示 AD7091R評估板布局)。

根據(jù)應用和傳感器的具體要求，可以更改AD7091R和AD8031周圍的器件值。例如，可配置緩沖器以提供增益和失調(diào)，并且RC濾波器的截止頻率可根據(jù)采樣頻率和輸入頻率而變化。

有關完整的文檔包，包括原理圖、電路板布局以及物料清單(BOM)， 請參考http://www.analog.com/CN0247-DesignSupport