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賽靈思下一代環(huán)境Vivado推出2012.2版本，并首次面向公眾開放. 所有ISE 套件有效期內(nèi)的客戶均可免費獲Vivado 2012.2. 此次發(fā)布的最新版本包括兩大值得關(guān)注的重點：

1.加快從C到RTL的實現(xiàn)時間，加速快達(dá)四倍
2.加速系統(tǒng)級功能的集成

Vivado憑借一系列全新一代系統(tǒng)到IC的工具為設(shè)計者提供了一個高度集成的設(shè)計環(huán)境，其中包括：高層次綜合（也就是原來的AutoESL），業(yè)界最好的SystemVerilog支持的RTL綜合，革命性的布局布線、先進的基于SDC的時序引擎等。實現(xiàn)速度提升原來的四倍，性能提升15%

All Programmable

　 賽靈思All Programmable SoC- Zynq 7000系列再度發(fā)力-處理性能

Vivado 設(shè)計套件加速C語言實現(xiàn)

隨著Vivado 設(shè)計套件通用版本的發(fā)布，賽靈思還針對All Programmable 7系列 FPGA和Zynq?-7000 EPP SoC器件推出Vivado高層次綜合（HLS）工具，繼續(xù)延續(xù)其在電子系統(tǒng)級（ESL）設(shè)計領(lǐng)域的領(lǐng)先地位。Vivado HLS 將免費提供給目前保質(zhì)期內(nèi)的 ISE 設(shè)計套件DSP版本和系統(tǒng)版本的用戶。設(shè)計人員通過將C、C++或System C代碼綜合到RTL中，能夠快速探索出復(fù)雜算法的實現(xiàn)架構(gòu)。Vivado HLS與系統(tǒng)生成器（System Generator）完美集成在一起，能夠創(chuàng)建出快速仿真模型，支持視頻、圖像、雷達(dá)和基帶無線電等應(yīng)用的快速開發(fā)。Vivado HLS不僅能加速算法實現(xiàn)，還能將驗證時間縮短多達(dá)1萬倍，并通過支持RTL微架構(gòu)探索改進系統(tǒng)性能。

　 Vivado IP集成器設(shè)計演示

快速集成設(shè)計環(huán)境概要

歡迎Vivado的一個快速演示，它是Xilinx新的設(shè)計套件，應(yīng)用到7系列和以上的系列器件。

當(dāng)你打開Vivado IDE集成設(shè)計環(huán)境的時候，你首先看到的是開始頁，在右邊是文檔，方法指導(dǎo)手冊和指引。
左邊是向?qū)�，他指�?dǎo)你創(chuàng)建新的工程，包括如何從ISE 和Planahead工具遷移到Vivado。

創(chuàng)建一個新的工程后，Vivado IDE集成設(shè)計環(huán)境包含工程總結(jié)標(biāo)簽就打開了，這個標(biāo)簽給你有關(guān)你的工程信息，比如現(xiàn)在的狀態(tài)，編譯流程，設(shè)置，錯誤和警告信息。

頂層菜單和工具條給你訪問到通用的功能。

[詳細(xì)]

　 詳解Vivado設(shè)計套件帶來的益處

　　解決集成和實現(xiàn)的問題

　　“All Programmable”器件，將使設(shè)計團隊不僅能夠為他們的設(shè)計編程定制邏輯，而且也可以基于ARM?和賽靈思處理子系統(tǒng)、算法和I / O進行編程�？傊�，這是一個全面的系統(tǒng)級的器件。Steve Glaser說“未來“All Programmable”器件要比可編程邏輯設(shè)計更多。他們將是可編程的系統(tǒng)集成，投入的芯片越來越少，而集成的系統(tǒng)功能卻越來越多�！�

正是為了解決集成和實現(xiàn)的瓶頸，使用戶能夠充分利用這些“All-Programmable”器件的系統(tǒng)集成能力，賽靈思打造了全新Vivado設(shè)計套件。

...[詳細(xì)]

　 Vivado 高層次綜合演示

感謝你對Vivado HLS也就是XILINX’s 高層次綜合解決方案有興趣，這個解決方案綜合c，c++和系統(tǒng)c代碼成Verilog和VHDL RTL結(jié)構(gòu)。

我們要說明基于c設(shè)計方法在圖像處理算法實現(xiàn)的好處。

這個算法是工作在一張彩色圖像，完成色彩變化后再進行邊緣檢測。
這個算法是測試不同的色彩變化，然后再進行邊緣檢測。
這個產(chǎn)生了迭代輸出結(jié)果。這是個典型的原始應(yīng)用場景。在這里設(shè)計者想去細(xì)調(diào)這個算法。

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